پاورپوینت تکنیک های مدل سازی (pptx) 28 اسلاید

دسته بندی : پاورپوینت

نوع فایل : PowerPoint (.pptx) ( قابل ویرایش و آماده پرینت )

تعداد اسلاید: 28 اسلاید

قسمتی از متن PowerPoint (.pptx) :

تکنیک های مدل سازی برای قرار دادن مقدار یک عبارت به صورت پیوسته و غالب در یک متغیر به کار می رود. نتیجه این انتساب نسبت به انتساب رویه ای غالب است. در فرایند تست و عیب یابی کاربرد دارد. انتساب پیوسته رویه ای این انتساب به دو روش پیاده سازی می گردد: با کلمات کلیدی assign و deassign با کلمات کلیدی force و release انتساب پیوسته رویه ای سمت راست حتماً reg و یا ترکیبی از reg ها است. سمت چپ نمی تواند آرایه ای از reg ها باشد. درون بلوک های رفتاری استفاده می شوند. assign و deassign با کلمه assign مقدار مورد نظر به reg اعمال می شود. با کلمه deassign مقدار reg مورد نظر به حالت قبل از به کار بردن assign بر می گردد. assign و deassign reg Q; // always Q=d; // always @( rst ) if( rst ) assign Q=1’b0; else deassign Q; سمت چپ می تواند متغیری از نوع reg و یا net باشد. درون بلوک های رفتاری استفاده می شوند. force و release با کلمه force مقدار مورد نظر به متغیر اعمال می شود. با کلمه release مقدار متغیر مورد نظر به حالت قبل از به کار بردن force بر می گردد. force و release reg Q; // always Q=d; // initial begin #50 force Q=1’b0; #50 release Q; end در Verilog می توان مقادیر پارامتر ها را هنگام ترجمه عوض کرد. این کار با استفاده از کلمه کلیدی defparam و یا هنگام فراخوانی ماژول صورت می گیرد. جایگزینی پارامترها مقدار پارامتر های هر ماژول را (با ذکر سلسله مراتب) می تواند تغییر دهد. درون ساختار خود ماژول استفاده می شود. برای آدرس دهی پارامترها، ساختار سلسله مراتبی به کار می رود. defparam module test; parameter id_num =0; initial $display(“ id_num is %d” , id_num ); endmodule // module top; defparam w1.id_num=5; // test w1(); endmodule می توان در هنگام فراخوانی هر ماژول، پارامترهای آن را تغییر داد. فرمت کلی: < definition_name > #(param1,…, paramN ) < instance_name >( portlist ); تغییر پارامترها در فراخوانی